Intel Core : SSE en un cycle ?

Lors de l’IDF, Intel a donné un nom à l’architecture du Conroe qui succédera au Netburst du Pentium 4 : ce sera l’Intel Core. Parmi les fonctionnalités mises en avant au travers des différentes présentations et du communiqué on trouve l’Advanced Media Digital Media Boost.

Dans son communiqué pour l’IDF, le fondeur indique que cette fonction permet d’exécuter en un seul cycle d’horloge « beaucoup » d’instructions SSE, SSE2 et SSE3 ce qui doublerait leur vitesse d’exécution. En fait, ce n’est à priori pas la latence, c'est-à-dire le nombre de cycle requis pour exécuter toutes les micros instructions découlant d’une instruction x86, qui a été améliorée mais le débit qu’est capable d’assurer le processeur pour ces instructions.

Ainsi, pour « beaucoup » d’instructions SSE il sera possible sur l’Intel Core de débuter un calcul par cycle d’horloge, ceci étant possible par exemple en augmentant le nombre d’unités de calcul. Reste que le « beaucoup » est assez vague puisque déjà sur Pentium M on compte une trentaine d’instructions dont la latence est de 1 cycle et un peu moins d’une cinquantaine d’instructions ayant un throughput de 1 cycle.

Il faut noter que lors des présentations Intel à l’IDF la chose était encore plus vague puisque certains médias ont compris que toutes les instructions SSE seraient exécutées en un cycle. C’est bien entendu strictement impossible sachant que par exemple que l’instruction DIVPD (Packed Double-Precision Floating-Point Divide) requiert pas moins de 62 cycles sur Pentium M et 70 cycles sur Pentium 4 !